MT41K512M16HA-125C:A:Puce DRAM de méMoire SDRAM DDR3L 8G-Bit 512 Mx16 1,35V 96 broches F-BGA
Paquet :FBGA
Mfr.La partie N°:MT41K512M16HA-125C:A
Mfr.:Micron
Fiche technique :
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RoHS ÉTat :
Qualité:100% d'origine
Garantie :180 jours
MéMoire SDRAM DDR3 utilise une architecture àDouble déBit de donnéEs pour atteindre le fonctionnement àHaute vitesse.L'architecture àDouble déBit de donnéEs est une architecture de 8n-prefetch avec une interface conçUe pour le transfert de deux mots de donnéEs par cycle d'horloge àL'broches E/S.Une lecture unique ou d'opéRation d'éCriture pour la méMoire SDRAM DDR3 de manièRe efficace consiste en un seul 8n bits, quatre-clockcycle le transfert de donnéEs àLa DRAM interne core et huit correspondants n-bit-large, la moitiéDes transferts de donnéEs du cycle de l'horloge àL'broches E/S.Les donnéEs difféRentielles strobe (DQS, DQS#) est transmis àL'extéRieur, de concert avec des donnéEs, pour une utilisation dans la capture de donnéEs àLa méMoire SDRAM DDR3 réCepteur d'entréE.DQS est alignéAvec le centre de donnéEs pour l'éCriture.Les donnéEs de lecture est transmis par la méMoire SDRAM DDR3 et edge-alignéEs sur les donnéEs de flashs.La méMoire SDRAM DDR3, la commande opControl, et l'adresse les signaux sont enregistréS àChaque front montant de la CK.DonnéEs d'entréE est enregistréE sur le premier front montant d'DQS aprèS l'éCriture PréAmbule et les donnéEs de sortie est réFéRencéSur le premier front montant d'DQS aprèS la lecture préAmbule.Lire et éCrire accèDe àLa méMoire SDRAM DDR3 sont orientéEs vers l'éClatement.AccèDe àDéMarrer àUn emplacement séLectionnéEt continuer pour un numéRo programméD'emplacements dans une séQuence programméE.AccèDe àCommencer par l'enregistrement de l'activer la commande, qui est ensuite suivie par une lecture ou éCriture commande.Les bits d'adresse enregistréE coïNcide avec l'activer la commande sont utiliséS pour séLectionner la banque et de la ligne d'êTre accessible.Les bits d'adresse enregistréE qui coïNcide avec la lire ou éCrire des commandes sont utiliséEs pour séLectionner la banque et de l'emplacement de la colonne de déPart pour l'éClatement de l'accèS.Le péRiphéRique utilise un lire et éCrire BL8 et BC4.Une fonction de la préCharge de l'auto peut êTre activéPour fournir une auto-chronoméTréDe la préCharge de rangs qui est initiéàLa fin de l'éClatement de l'accèS.Comme avec méMoire DDR SDRAM standard, l'multibank en pipeline, architecture de méMoire SDRAM DDR3 permet de fonctionnement en parallèLe, fournissant ainsi une bande passante éLevéE en masquant des rangs et l'activation de la préCharge de l'heure.Une auto refresh mode est fourni avec une puissance de l'enregistrement, le mode de mise hors tension.
Type de méMoire | ComposéS | |
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Format de méMoire | La méMoire DRAM | |
La technologie | SDRAM - DDR3L | |
Taille de la méMoire | 8 Go (512 M x 16) | |
FréQuence d'horloge | 800MHz | |
Temps de cycle d'éCriture - Word, àLa page | - | |
Temps d'accèS | 13,5 ns | |
Interface de la méMoire | En parallèLe | |
- Alimentation de tension | 1.283 V ~ 1,45 V | |
La tempéRature de fonctionnement | -40 °C ~ 95°C (TC) | |
Type de montage | Montage en surface | |
Package / cas | 96-TFBGA | |
Emballage du dispositif de fournisseur | 96-FBGA (14x9) |
Ligne de produits de la sociéTé
Les certificats
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